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4.14
Slave SPI Timing
The following table ? describes the timing requirements for the SPI system. The “#” column refers to the numbered time period in
Figure 10 .
Table 14. Slave SPI timing
#
—
1
2
3
4
5
6
7
8
9
10
Function
Operating frequency
SCLK period
Enable lead time
Enable lag time
Clock (SCLK) high or low time
Data-setup time (inputs)
Data-hold time (inputs)
Access time
SDO-disable time
Data valid (after SCLK edge)
Data-hold time (outputs)
Symbol
f op
t SCLK
t Lead
t Lag
t WSCLK
t SU
t HI
t a
t dis
t v
t HO
Min
0
4
0.5
0.5
200
15
25
—
—
—
0
Max
F OPH /4
—
—
—
—
—
—
25
25
25
—
Unit
Hz
t CYCH
t CYCH
t CYCH
ns
ns
ns
ns
ns
ns
ns
Rise time
11
Input
Output
t RI
t RO
—
—
25
25
ns
ns
Fall time
12
Input
Output
t FI
t FO
—
—
25
25
ns
ns
SS
(INPUT)
1
12
11
3
SCLK
(INPUT)
2
4
4
8
7
9
<
10
10
SDO
(OUTPUT)
SLAVE
MSB OUT
BIT 6 . . . 1
SLAVE LSB OUT
SEE
NOTE
5
6
SDI
(INPUT)
MSB IN
BIT 6 . . . 1
LSB IN
NOTE:
1. Not defined but normally MSB of character just received.
Figure 10. SPI slave timing
MMA955xL
Sensors
20
Freescale Semiconductor, Inc.
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